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#ifndef SPDS_S8003_A1_TUNABLE_APCIE_PHY_GLUE_H
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#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA5_DEFAULT_TUNABLE_UMASK_S8003_A1  (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA5_DEFAULT_TUNABLE_VALUE_S8003_A1  (0x15)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA6_DEFAULT_TUNABLE_UMASK_S8003_A1  (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA6_DEFAULT_TUNABLE_VALUE_S8003_A1  (0x15)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA7_DEFAULT_TUNABLE_UMASK_S8003_A1  (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA7_DEFAULT_TUNABLE_VALUE_S8003_A1  (0x8015)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA8_DEFAULT_TUNABLE_UMASK_S8003_A1  (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA8_DEFAULT_TUNABLE_VALUE_S8003_A1  (0x8015)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA9_DEFAULT_TUNABLE_UMASK_S8003_A1  (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA9_DEFAULT_TUNABLE_VALUE_S8003_A1  (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA10_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA10_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA11_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA11_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA12_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA12_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x802a)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA13_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA13_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8000)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA14_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA14_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x3c7)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA15_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA15_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA16_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA16_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x72)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA17_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA17_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x15)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA18_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA18_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA19_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA19_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8015)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA20_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA20_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA21_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA21_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA22_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA22_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA23_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA23_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x802a)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA24_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA24_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8000)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA25_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA25_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x3c7)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA26_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA26_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA27_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA27_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x72)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA28_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA28_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x15)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA29_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA29_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA30_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA30_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8015)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA31_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA31_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA32_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA32_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA33_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA33_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA34_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA34_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x802a)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA35_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA35_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8000)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA36_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA36_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x3c7)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA37_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA37_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA38_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA38_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x72)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA39_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA39_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x15)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA40_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA40_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA41_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA41_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8015)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA42_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA42_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA43_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA43_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA44_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA44_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x802a)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA45_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA45_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8000)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA46_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA46_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x3c7)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA47_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA47_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA48_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA48_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x72)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA49_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA49_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x15)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA50_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA50_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA51_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA51_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8015)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA52_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA52_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA53_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA53_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA54_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA54_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x802a)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA55_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA55_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8000)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA56_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA56_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x3c7)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA57_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA57_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA58_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA58_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x72)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA59_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA59_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x15)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA60_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA60_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA61_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA61_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x8015)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA62_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA62_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA63_DEFAULT_TUNABLE_UMASK_S8003_A1 (0xffff)
#define PCIE_APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA63_DEFAULT_TUNABLE_VALUE_S8003_A1 (0x0)

#define PCIE_APCIE_PHY_GLUE_DEFAULT_TUNABLES_S8003_A1 \
/* Key = default_tunable_key                                                                 */ \
/* Register Macro Identifier                  Register Offset Register Size     Tunable Mask Tunable Value */ \
{  /* APCIE_PHY_GLUE_BLK_REFBUF_CFG0 */       0x0,            sizeof(uint32_t), 0x318c,      0x2108        }, \
{  /* APCIE_PHY_GLUE_BLK_REFBUF_CFG1 */       0x4,            sizeof(uint32_t), 0x318c,      0x2108        }, \
{  /* APCIE_PHY_GLUE_BLK_CMN_PWRON_CFG */     0x80,           sizeof(uint32_t), 0x3f3f,      0x207         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE0_PWRON_CFG */   0x84,           sizeof(uint32_t), 0x3f3f,      0x80c         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE1_PWRON_CFG */   0x88,           sizeof(uint32_t), 0x3f3f,      0x817         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE2_PWRON_CFG */   0x8c,           sizeof(uint32_t), 0x3f3f,      0x822         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE3_PWRON_CFG */   0x90,           sizeof(uint32_t), 0x3f3f,      0x82c         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE4_PWRON_CFG */   0x94,           sizeof(uint32_t), 0x3f3f,      0x836         }, \
{  /* APCIE_PHY_GLUE_BLK_CMN_PWROFF_CFG */    0xa0,           sizeof(uint32_t), 0x3f3f,      0x200         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE0_PWROFF_CFG */  0xa4,           sizeof(uint32_t), 0x3f3f,      0x102         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE1_PWROFF_CFG */  0xa8,           sizeof(uint32_t), 0x3f3f,      0x103         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE2_PWROFF_CFG */  0xac,           sizeof(uint32_t), 0x3f3f,      0x104         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE3_PWROFF_CFG */  0xb0,           sizeof(uint32_t), 0x3f3f,      0x105         }, \
{  /* APCIE_PHY_GLUE_BLK_LANE4_PWROFF_CFG */  0xb4,           sizeof(uint32_t), 0x3f3f,      0x106         }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR0 */  0x400,          sizeof(uint32_t), 0xffff,      0x60          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR1 */  0x404,          sizeof(uint32_t), 0xffff,      0x61          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR2 */  0x408,          sizeof(uint32_t), 0xffff,      0x4022        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR3 */  0x40c,          sizeof(uint32_t), 0xffff,      0x4222        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR4 */  0x410,          sizeof(uint32_t), 0xffff,      0x4422        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR5 */  0x414,          sizeof(uint32_t), 0xffff,      0x4622        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR6 */  0x418,          sizeof(uint32_t), 0xffff,      0x4822        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR7 */  0x41c,          sizeof(uint32_t), 0xffff,      0x60          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR8 */  0x420,          sizeof(uint32_t), 0xffff,      0x61          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR9 */  0x424,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR10 */ 0x428,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR11 */ 0x42c,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR12 */ 0x430,          sizeof(uint32_t), 0xffff,      0x8032        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR13 */ 0x434,          sizeof(uint32_t), 0xffff,      0x8030        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR14 */ 0x438,          sizeof(uint32_t), 0xffff,      0x80c2        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR15 */ 0x43c,          sizeof(uint32_t), 0xffff,      0x80d0        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR16 */ 0x440,          sizeof(uint32_t), 0xffff,      0x80cc        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR17 */ 0x444,          sizeof(uint32_t), 0xffff,      0x8063        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR18 */ 0x448,          sizeof(uint32_t), 0xffff,      0x41e1        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR19 */ 0x44c,          sizeof(uint32_t), 0xffff,      0x4022        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR20 */ 0x450,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR21 */ 0x454,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR22 */ 0x458,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR23 */ 0x45c,          sizeof(uint32_t), 0xffff,      0x8232        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR24 */ 0x460,          sizeof(uint32_t), 0xffff,      0x8230        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR25 */ 0x464,          sizeof(uint32_t), 0xffff,      0x82c2        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR26 */ 0x468,          sizeof(uint32_t), 0xffff,      0x82d0        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR27 */ 0x46c,          sizeof(uint32_t), 0xffff,      0x82cc        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR28 */ 0x470,          sizeof(uint32_t), 0xffff,      0x8263        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR29 */ 0x474,          sizeof(uint32_t), 0xffff,      0x43e1        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR30 */ 0x478,          sizeof(uint32_t), 0xffff,      0x4222        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR31 */ 0x47c,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR32 */ 0x480,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR33 */ 0x484,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR34 */ 0x488,          sizeof(uint32_t), 0xffff,      0x8432        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR35 */ 0x48c,          sizeof(uint32_t), 0xffff,      0x8430        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR36 */ 0x490,          sizeof(uint32_t), 0xffff,      0x84c2        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR37 */ 0x494,          sizeof(uint32_t), 0xffff,      0x84d0        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR38 */ 0x498,          sizeof(uint32_t), 0xffff,      0x84cc        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR39 */ 0x49c,          sizeof(uint32_t), 0xffff,      0x8463        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR40 */ 0x4a0,          sizeof(uint32_t), 0xffff,      0x45e1        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR41 */ 0x4a4,          sizeof(uint32_t), 0xffff,      0x4422        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR42 */ 0x4a8,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR43 */ 0x4ac,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR44 */ 0x4b0,          sizeof(uint32_t), 0xffff,      0x8632        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR45 */ 0x4b4,          sizeof(uint32_t), 0xffff,      0x8630        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR46 */ 0x4b8,          sizeof(uint32_t), 0xffff,      0x86c2        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR47 */ 0x4bc,          sizeof(uint32_t), 0xffff,      0x86d0        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR48 */ 0x4c0,          sizeof(uint32_t), 0xffff,      0x86cc        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR49 */ 0x4c4,          sizeof(uint32_t), 0xffff,      0x8663        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR50 */ 0x4c8,          sizeof(uint32_t), 0xffff,      0x47e1        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR51 */ 0x4cc,          sizeof(uint32_t), 0xffff,      0x4622        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR52 */ 0x4d0,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR53 */ 0x4d4,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR54 */ 0x4d8,          sizeof(uint32_t), 0xffff,      0x8832        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR55 */ 0x4dc,          sizeof(uint32_t), 0xffff,      0x8830        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR56 */ 0x4e0,          sizeof(uint32_t), 0xffff,      0x88c2        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR57 */ 0x4e4,          sizeof(uint32_t), 0xffff,      0x88d0        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR58 */ 0x4e8,          sizeof(uint32_t), 0xffff,      0x88cc        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR59 */ 0x4ec,          sizeof(uint32_t), 0xffff,      0x8863        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR60 */ 0x4f0,          sizeof(uint32_t), 0xffff,      0x49e1        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR61 */ 0x4f4,          sizeof(uint32_t), 0xffff,      0x4822        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR62 */ 0x4f8,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_ADDR63 */ 0x4fc,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA0 */  0x600,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA1 */  0x604,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA2 */  0x608,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA3 */  0x60c,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA4 */  0x610,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA5 */  0x614,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA6 */  0x618,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA7 */  0x61c,          sizeof(uint32_t), 0xffff,      0x8015        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA8 */  0x620,          sizeof(uint32_t), 0xffff,      0x8015        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA9 */  0x624,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA10 */ 0x628,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA11 */ 0x62c,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA12 */ 0x630,          sizeof(uint32_t), 0xffff,      0x802a        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA13 */ 0x634,          sizeof(uint32_t), 0xffff,      0x8000        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA14 */ 0x638,          sizeof(uint32_t), 0xffff,      0x3c7         }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA15 */ 0x63c,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA16 */ 0x640,          sizeof(uint32_t), 0xffff,      0x72          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA17 */ 0x644,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA18 */ 0x648,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA19 */ 0x64c,          sizeof(uint32_t), 0xffff,      0x8015        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA20 */ 0x650,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA21 */ 0x654,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA22 */ 0x658,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA23 */ 0x65c,          sizeof(uint32_t), 0xffff,      0x802a        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA24 */ 0x660,          sizeof(uint32_t), 0xffff,      0x8000        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA25 */ 0x664,          sizeof(uint32_t), 0xffff,      0x3c7         }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA26 */ 0x668,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA27 */ 0x66c,          sizeof(uint32_t), 0xffff,      0x72          }, \
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{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA30 */ 0x678,          sizeof(uint32_t), 0xffff,      0x8015        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA31 */ 0x67c,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA32 */ 0x680,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA33 */ 0x684,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA34 */ 0x688,          sizeof(uint32_t), 0xffff,      0x802a        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA35 */ 0x68c,          sizeof(uint32_t), 0xffff,      0x8000        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA36 */ 0x690,          sizeof(uint32_t), 0xffff,      0x3c7         }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA37 */ 0x694,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA38 */ 0x698,          sizeof(uint32_t), 0xffff,      0x72          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA39 */ 0x69c,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA40 */ 0x6a0,          sizeof(uint32_t), 0xffff,      0x0           }, \
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{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA42 */ 0x6a8,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA43 */ 0x6ac,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA44 */ 0x6b0,          sizeof(uint32_t), 0xffff,      0x802a        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA45 */ 0x6b4,          sizeof(uint32_t), 0xffff,      0x8000        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA46 */ 0x6b8,          sizeof(uint32_t), 0xffff,      0x3c7         }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA47 */ 0x6bc,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA48 */ 0x6c0,          sizeof(uint32_t), 0xffff,      0x72          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA49 */ 0x6c4,          sizeof(uint32_t), 0xffff,      0x15          }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA50 */ 0x6c8,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA51 */ 0x6cc,          sizeof(uint32_t), 0xffff,      0x8015        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA52 */ 0x6d0,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA53 */ 0x6d4,          sizeof(uint32_t), 0xffff,      0x0           }, \
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{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA56 */ 0x6e0,          sizeof(uint32_t), 0xffff,      0x3c7         }, \
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{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA60 */ 0x6f0,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA61 */ 0x6f4,          sizeof(uint32_t), 0xffff,      0x8015        }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA62 */ 0x6f8,          sizeof(uint32_t), 0xffff,      0x0           }, \
{  /* APCIE_PHY_GLUE_BLK_RELOAD_PMA_DATA63 */ 0x6fc,          sizeof(uint32_t), 0xffff,      0x0           }, \
{                                             -1,             -1,               -1,          -1            }

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