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#ifndef SPDS_S8000_C0_TUNABLE_APCIE_COMMON_H
#define SPDS_S8000_C0_TUNABLE_APCIE_COMMON_H

#define PCIE_APCIE_COMMON_BLK_FABRIC_TLIMITS_DEFAULT_TUNABLE_UMASK_S8000_C0             (0x7f7f7f7f)
#define PCIE_APCIE_COMMON_BLK_FABRIC_TLIMITS_DEFAULT_TUNABLE_VALUE_S8000_C0             (0x0)

#define PCIE_APCIE_COMMON_BLK_LLT_RATE_LIMITER_CTRL_DEFAULT_TUNABLE_UMASK_S8000_C0      (0x73f3f)
#define PCIE_APCIE_COMMON_BLK_LLT_RATE_LIMITER_CTRL_DEFAULT_TUNABLE_VALUE_S8000_C0      (0x43f00)

#define PCIE_APCIE_COMMON_BLK_COMMON_PRIORITY_DEFAULT_TUNABLE_UMASK_S8000_C0            (0x700)
#define PCIE_APCIE_COMMON_BLK_COMMON_PRIORITY_DEFAULT_TUNABLE_VALUE_S8000_C0            (0x0)

#define PCIE_APCIE_COMMON_BLK_APCIE_NANDSYSCLK_TIMING_DEFAULT_TUNABLE_UMASK_S8000_C0    (0xffffff)
#define PCIE_APCIE_COMMON_BLK_APCIE_NANDSYSCLK_TIMING_DEFAULT_TUNABLE_VALUE_S8000_C0    (0xc0800)

#define PCIE_APCIE_COMMON_BLK_APCIE_NAND_LTR_THRESH_DEFAULT_TUNABLE_UMASK_S8000_C0      (0x1fff)
#define PCIE_APCIE_COMMON_BLK_APCIE_NAND_LTR_THRESH_DEFAULT_TUNABLE_VALUE_S8000_C0      (0x92c)

#define PCIE_APCIE_COMMON_BLK_APCIE_PHY_POWERUP_CTRL_DEFAULT_TUNABLE_UMASK_S8000_C0     (0xffffffff)
#define PCIE_APCIE_COMMON_BLK_APCIE_PHY_POWERUP_CTRL_DEFAULT_TUNABLE_VALUE_S8000_C0     (0x2001000)

#define PCIE_APCIE_COMMON_BLK_APCIE_REFCLKBUF_TIMING_DEFAULT_TUNABLE_UMASK_S8000_C0     (0xff)
#define PCIE_APCIE_COMMON_BLK_APCIE_REFCLKBUF_TIMING_DEFAULT_TUNABLE_VALUE_S8000_C0     (0x9)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_0_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x31100010)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_0_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x1000010)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_0_FPGA_TUNABLE_UMASK_S8000_C0             (0x100000)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_0_FPGA_TUNABLE_VALUE_S8000_C0             (0x100000)

#define PCIE_APCIE_COMMON_BLK_APCIE_NVME_CTRL_0_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x11)
#define PCIE_APCIE_COMMON_BLK_APCIE_NVME_CTRL_0_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x1)

#define PCIE_APCIE_COMMON_BLK_NVME_PRIORITY_DEFAULT_TUNABLE_UMASK_S8000_C0              (0x7)
#define PCIE_APCIE_COMMON_BLK_NVME_PRIORITY_DEFAULT_TUNABLE_VALUE_S8000_C0              (0x0)

#define PCIE_APCIE_COMMON_BLK_NVME_RATE_LIMITER_CTRL_0_DEFAULT_TUNABLE_UMASK_S8000_C0   (0x73f3f)
#define PCIE_APCIE_COMMON_BLK_NVME_RATE_LIMITER_CTRL_0_DEFAULT_TUNABLE_VALUE_S8000_C0   (0x43f00)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_0_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x333003f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_0_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x111000f)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_0_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_0_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x40)

#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_0_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x7f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_0_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x3e)

#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_0_DEFAULT_TUNABLE_UMASK_S8000_C0            (0x707)
#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_0_DEFAULT_TUNABLE_VALUE_S8000_C0            (0x0)

#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_0_DEFAULT_TUNABLE_UMASK_S8000_C0   (0x73f3f)
#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_0_DEFAULT_TUNABLE_VALUE_S8000_C0   (0x43f00)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_1_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x31100010)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_1_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x1000000)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_1_FPGA_TUNABLE_UMASK_S8000_C0             (0x100000)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_1_FPGA_TUNABLE_VALUE_S8000_C0             (0x100000)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_1_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x333003f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_1_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x111000f)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_1_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_1_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x40)

#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_1_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x7f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_1_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x3e)

#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_1_DEFAULT_TUNABLE_UMASK_S8000_C0            (0x707)
#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_1_DEFAULT_TUNABLE_VALUE_S8000_C0            (0x0)

#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_1_DEFAULT_TUNABLE_UMASK_S8000_C0   (0x73f3f)
#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_1_DEFAULT_TUNABLE_VALUE_S8000_C0   (0x43f00)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_2_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x31100010)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_2_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x1000000)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_2_FPGA_TUNABLE_UMASK_S8000_C0             (0x100000)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_2_FPGA_TUNABLE_VALUE_S8000_C0             (0x100000)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_2_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x333003f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_2_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x111000f)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_2_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_2_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x40)

#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_2_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x7f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_2_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x3e)

#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_2_DEFAULT_TUNABLE_UMASK_S8000_C0            (0x707)
#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_2_DEFAULT_TUNABLE_VALUE_S8000_C0            (0x0)

#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_2_DEFAULT_TUNABLE_UMASK_S8000_C0   (0x73f3f)
#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_2_DEFAULT_TUNABLE_VALUE_S8000_C0   (0x43f00)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_3_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x31100010)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_3_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x1000000)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_3_FPGA_TUNABLE_UMASK_S8000_C0             (0x100000)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_CTRL_3_FPGA_TUNABLE_VALUE_S8000_C0             (0x100000)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_3_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x333003f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_3_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x111000f)

#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_3_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_3_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x40)

#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_3_DEFAULT_TUNABLE_UMASK_S8000_C0  (0x7f)
#define PCIE_APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_3_DEFAULT_TUNABLE_VALUE_S8000_C0  (0x3e)

#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_3_DEFAULT_TUNABLE_UMASK_S8000_C0            (0x707)
#define PCIE_APCIE_COMMON_BLK_PORT_PRIORITY_3_DEFAULT_TUNABLE_VALUE_S8000_C0            (0x0)

#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_3_DEFAULT_TUNABLE_UMASK_S8000_C0   (0x73f3f)
#define PCIE_APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_3_DEFAULT_TUNABLE_VALUE_S8000_C0   (0x43f00)

#define PCIE_APCIE_COMMON_DEFAULT_TUNABLES_S8000_C0 \
/* Key = default_tunable_key                                                                        */ \
/* Register Macro Identifier                         Register Offset Register Size     Tunable Mask Tunable Value */ \
{  /* APCIE_COMMON_BLK_FABRIC_TLIMITS */             0x8,            sizeof(uint32_t), 0x7f7f7f7f,  0x0           }, \
{  /* APCIE_COMMON_BLK_LLT_RATE_LIMITER_CTRL */      0xc,            sizeof(uint32_t), 0x73f3f,     0x43f00       }, \
{  /* APCIE_COMMON_BLK_COMMON_PRIORITY */            0x10,           sizeof(uint32_t), 0x700,       0x0           }, \
{  /* APCIE_COMMON_BLK_APCIE_NANDSYSCLK_TIMING */    0x18,           sizeof(uint32_t), 0xffffff,    0xc0800       }, \
{  /* APCIE_COMMON_BLK_APCIE_NAND_LTR_THRESH */      0x1c,           sizeof(uint32_t), 0x1fff,      0x92c         }, \
{  /* APCIE_COMMON_BLK_APCIE_PHY_POWERUP_CTRL */     0x28,           sizeof(uint32_t), 0xffffffff,  0x2001000     }, \
{  /* APCIE_COMMON_BLK_APCIE_REFCLKBUF_TIMING */     0x30,           sizeof(uint32_t), 0xff,        0x9           }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_0 */          0x100,          sizeof(uint32_t), 0x31100010,  0x1000010     }, \
{  /* APCIE_COMMON_BLK_APCIE_NVME_CTRL_0 */          0x104,          sizeof(uint32_t), 0x11,        0x1           }, \
{  /* APCIE_COMMON_BLK_NVME_PRIORITY */              0x108,          sizeof(uint32_t), 0x7,         0x0           }, \
{  /* APCIE_COMMON_BLK_NVME_RATE_LIMITER_CTRL_0 */   0x10c,          sizeof(uint32_t), 0x73f3f,     0x43f00       }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_0 */  0x110,          sizeof(uint32_t), 0x333003f,   0x111000f     }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_0 */ 0x120,          sizeof(uint32_t), 0xff,        0x40          }, \
{  /* APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_0 */  0x128,          sizeof(uint32_t), 0x7f,        0x3e          }, \
{  /* APCIE_COMMON_BLK_PORT_PRIORITY_0 */            0x130,          sizeof(uint32_t), 0x707,       0x0           }, \
{  /* APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_0 */   0x134,          sizeof(uint32_t), 0x73f3f,     0x43f00       }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_1 */          0x180,          sizeof(uint32_t), 0x31100010,  0x1000000     }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_1 */  0x190,          sizeof(uint32_t), 0x333003f,   0x111000f     }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_1 */ 0x1a0,          sizeof(uint32_t), 0xff,        0x40          }, \
{  /* APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_1 */  0x1a8,          sizeof(uint32_t), 0x7f,        0x3e          }, \
{  /* APCIE_COMMON_BLK_PORT_PRIORITY_1 */            0x1b0,          sizeof(uint32_t), 0x707,       0x0           }, \
{  /* APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_1 */   0x1b4,          sizeof(uint32_t), 0x73f3f,     0x43f00       }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_2 */          0x200,          sizeof(uint32_t), 0x31100010,  0x1000000     }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_2 */  0x210,          sizeof(uint32_t), 0x333003f,   0x111000f     }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_2 */ 0x220,          sizeof(uint32_t), 0xff,        0x40          }, \
{  /* APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_2 */  0x228,          sizeof(uint32_t), 0x7f,        0x3e          }, \
{  /* APCIE_COMMON_BLK_PORT_PRIORITY_2 */            0x230,          sizeof(uint32_t), 0x707,       0x0           }, \
{  /* APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_2 */   0x234,          sizeof(uint32_t), 0x73f3f,     0x43f00       }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_3 */          0x280,          sizeof(uint32_t), 0x31100010,  0x1000000     }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_SQUELCH_CTRL_3 */  0x290,          sizeof(uint32_t), 0x333003f,   0x111000f     }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_ACG_IDLE_CTRL_3 */ 0x2a0,          sizeof(uint32_t), 0xff,        0x40          }, \
{  /* APCIE_COMMON_BLK_APCIE_PIPE_OVERRIDE_VAL_3 */  0x2a8,          sizeof(uint32_t), 0x7f,        0x3e          }, \
{  /* APCIE_COMMON_BLK_PORT_PRIORITY_3 */            0x2b0,          sizeof(uint32_t), 0x707,       0x0           }, \
{  /* APCIE_COMMON_BLK_PORT_RATE_LIMITER_CTRL_3 */   0x2b4,          sizeof(uint32_t), 0x73f3f,     0x43f00       }, \
{                                                    -1,             -1,               -1,          -1            }

#define PCIE_APCIE_COMMON_FPGA_TUNABLES_S8000_C0 \
/* Key = fpga_tunable_key                                                                           */ \
/* Register Macro Identifier                         Register Offset Register Size     Tunable Mask Tunable Value */ \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_0 */          0x100,          sizeof(uint32_t), 0x100000,    0x100000      }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_1 */          0x180,          sizeof(uint32_t), 0x100000,    0x100000      }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_2 */          0x200,          sizeof(uint32_t), 0x100000,    0x100000      }, \
{  /* APCIE_COMMON_BLK_APCIE_PORT_CTRL_3 */          0x280,          sizeof(uint32_t), 0x100000,    0x100000      }, \
{                                                    -1,             -1,               -1,          -1            }

#endif /* SPDS_S8000_C0_TUNABLE_APCIE_COMMON_H */