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#ifndef SPDS_S8000_C0_TUNABLE_APCIE_CONFIG_H
#define SPDS_S8000_C0_TUNABLE_APCIE_CONFIG_H

#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x28)

#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x5)
#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x5)

#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0         (0x1)
#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0         (0x1)

#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_UMASK_S8000_C0      (0x7f7f)
#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_VALUE_S8000_C0      (0x0)

#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0       (0x3)
#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0       (0x2)

#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_UMASK_S8000_C0     (0x8073ffff)
#define PCIE_APCIE_PORT0_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_VALUE_S8000_C0     (0x403d09)

#define PCIE_APCIE_PORT0_APCIE_CONFIG_DEFAULT_TUNABLES_S8000_C0 \
/* Key = default_tunable_key                                                              */ \
/* Register Macro Identifier               Register Offset Register Size     Tunable Mask Tunable Value */ \
{  /* APCIE_CONFIG_BLK_PMETOACK_TMOTLIM */ 0x90,           sizeof(uint32_t), 0xff,        0x28          }, \
{  /* APCIE_CONFIG_BLK_INBCTRL */          0x130,          sizeof(uint32_t), 0x5,         0x5           }, \
{  /* APCIE_CONFIG_BLK_OUTBCTRL */         0x134,          sizeof(uint32_t), 0x1,         0x1           }, \
{  /* APCIE_CONFIG_BLK_MCACHE_HINT */      0x138,          sizeof(uint32_t), 0x7f7f,      0x0           }, \
{  /* APCIE_CONFIG_BLK_L1_SUBCTRL */       0x13c,          sizeof(uint32_t), 0x3,         0x2           }, \
{  /* APCIE_CONFIG_BLK_AF_TMOT_CTRL */     0x140,          sizeof(uint32_t), 0x8073ffff,  0x403d09      }, \
{                                          -1,             -1,               -1,          -1            }

#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x28)

#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x5)
#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x5)

#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0         (0x1)
#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0         (0x1)

#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_UMASK_S8000_C0      (0x7f7f)
#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_VALUE_S8000_C0      (0x0)

#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0       (0x3)
#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0       (0x2)

#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_UMASK_S8000_C0     (0x8073ffff)
#define PCIE_APCIE_PORT1_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_VALUE_S8000_C0     (0x403d09)

#define PCIE_APCIE_PORT1_APCIE_CONFIG_DEFAULT_TUNABLES_S8000_C0 \
/* Key = default_tunable_key                                                              */ \
/* Register Macro Identifier               Register Offset Register Size     Tunable Mask Tunable Value */ \
{  /* APCIE_CONFIG_BLK_PMETOACK_TMOTLIM */ 0x90,           sizeof(uint32_t), 0xff,        0x28          }, \
{  /* APCIE_CONFIG_BLK_INBCTRL */          0x130,          sizeof(uint32_t), 0x5,         0x5           }, \
{  /* APCIE_CONFIG_BLK_OUTBCTRL */         0x134,          sizeof(uint32_t), 0x1,         0x1           }, \
{  /* APCIE_CONFIG_BLK_MCACHE_HINT */      0x138,          sizeof(uint32_t), 0x7f7f,      0x0           }, \
{  /* APCIE_CONFIG_BLK_L1_SUBCTRL */       0x13c,          sizeof(uint32_t), 0x3,         0x2           }, \
{  /* APCIE_CONFIG_BLK_AF_TMOT_CTRL */     0x140,          sizeof(uint32_t), 0x8073ffff,  0x403d09      }, \
{                                          -1,             -1,               -1,          -1            }

#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x28)

#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x5)
#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x5)

#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0         (0x1)
#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0         (0x1)

#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_UMASK_S8000_C0      (0x7f7f)
#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_VALUE_S8000_C0      (0x0)

#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0       (0x3)
#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0       (0x2)

#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_UMASK_S8000_C0     (0x8073ffff)
#define PCIE_APCIE_PORT2_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_VALUE_S8000_C0     (0x403d09)

#define PCIE_APCIE_PORT2_APCIE_CONFIG_DEFAULT_TUNABLES_S8000_C0 \
/* Key = default_tunable_key                                                              */ \
/* Register Macro Identifier               Register Offset Register Size     Tunable Mask Tunable Value */ \
{  /* APCIE_CONFIG_BLK_PMETOACK_TMOTLIM */ 0x90,           sizeof(uint32_t), 0xff,        0x28          }, \
{  /* APCIE_CONFIG_BLK_INBCTRL */          0x130,          sizeof(uint32_t), 0x5,         0x5           }, \
{  /* APCIE_CONFIG_BLK_OUTBCTRL */         0x134,          sizeof(uint32_t), 0x1,         0x1           }, \
{  /* APCIE_CONFIG_BLK_MCACHE_HINT */      0x138,          sizeof(uint32_t), 0x7f7f,      0x0           }, \
{  /* APCIE_CONFIG_BLK_L1_SUBCTRL */       0x13c,          sizeof(uint32_t), 0x3,         0x2           }, \
{  /* APCIE_CONFIG_BLK_AF_TMOT_CTRL */     0x140,          sizeof(uint32_t), 0x8073ffff,  0x403d09      }, \
{                                          -1,             -1,               -1,          -1            }

#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_UMASK_S8000_C0 (0xff)
#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_PMETOACK_TMOTLIM_DEFAULT_TUNABLE_VALUE_S8000_C0 (0x28)

#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0          (0x5)
#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_INBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0          (0x5)

#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0         (0x1)
#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_OUTBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0         (0x1)

#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_UMASK_S8000_C0      (0x7f7f)
#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_MCACHE_HINT_DEFAULT_TUNABLE_VALUE_S8000_C0      (0x0)

#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_UMASK_S8000_C0       (0x3)
#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_L1_SUBCTRL_DEFAULT_TUNABLE_VALUE_S8000_C0       (0x2)

#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_UMASK_S8000_C0     (0x8073ffff)
#define PCIE_APCIE_PORT3_APCIE_CONFIG_BLK_AF_TMOT_CTRL_DEFAULT_TUNABLE_VALUE_S8000_C0     (0x403d09)

#define PCIE_APCIE_PORT3_APCIE_CONFIG_DEFAULT_TUNABLES_S8000_C0 \
/* Key = default_tunable_key                                                              */ \
/* Register Macro Identifier               Register Offset Register Size     Tunable Mask Tunable Value */ \
{  /* APCIE_CONFIG_BLK_PMETOACK_TMOTLIM */ 0x90,           sizeof(uint32_t), 0xff,        0x28          }, \
{  /* APCIE_CONFIG_BLK_INBCTRL */          0x130,          sizeof(uint32_t), 0x5,         0x5           }, \
{  /* APCIE_CONFIG_BLK_OUTBCTRL */         0x134,          sizeof(uint32_t), 0x1,         0x1           }, \
{  /* APCIE_CONFIG_BLK_MCACHE_HINT */      0x138,          sizeof(uint32_t), 0x7f7f,      0x0           }, \
{  /* APCIE_CONFIG_BLK_L1_SUBCTRL */       0x13c,          sizeof(uint32_t), 0x3,         0x2           }, \
{  /* APCIE_CONFIG_BLK_AF_TMOT_CTRL */     0x140,          sizeof(uint32_t), 0x8073ffff,  0x403d09      }, \
{                                          -1,             -1,               -1,          -1            }

#endif /* SPDS_S8000_C0_TUNABLE_APCIE_CONFIG_H */